Erster Entwurf enthält alle Schlüsselelemente
Die Revision 0.5 ist ein erster Entwurf der Spezifikationen, der alle Schlüsselelemente der Architektur inklusive der Rückmeldung der PCI-SIG Teilnehmer enthält. Die Teilnehmer können nach wie vor neue Funktionen zu der Technologie hinzufügen.
Die Bandbreite von PCI Express verdoppelt sich derzeit rund alle drei Jahre. (Bild: PCI SIG)
In der Revision 0.7 muss der finale Entwurf vorliegen, der alle elektrischen Spezifikationen beinhaltet. Diese müssen mithilfe von Test-Chips auch validiert sein, neue Funktionen dürfen nicht mehr hinzugefügt werden.
Die Revision 0.9 ist der finale Entwurf, mit dem die PCI-SIG Teilnehmer die Technologie für ihr Produkte überprüfen können. Revision 1.0 ist dann der finale Release der neuen Technologie.
Bandbreite verdoppelt sich mit jeder Generation
PCI-Express 6.0 bietet 8 GB/s pro Lane, sodass ein Slot mit 16 Lanes theoretisch 128 GB/s erreicht. Die höhere Bandbreite wird durch die Pulsamplitudenmodulation (PAM) erreicht. Bei dieser sind vier Signalzustände möglich, was bei gleicher Zeit die Übertragung von mehr Bits ermöglicht.
Der neue Standard ist wieder mit den vorherigen Versionen kompatibel. Im nächsten Jahr soll bereits der Release erfolgen, der jedoch keine unmittelbaren Produkte zufolge haben muss. Stattdessen dürften die Hardware-Hersteller anfangen, ihre Produkte mit dem neuen Standard zu entwickeln. Anfang Juli findet die PCI-SIG Entwicklerkonferenz statt, auf der ein tieferer Einblick in die neue Technologie gewährt werden soll.
Aktuell steht Endkonsumenten maximal PCIe 4.0 zur Verfügung, und das auch nur bei Mainboards für AMDs Ryzen 3000 und Threadripper 3000-Prozessoren. PCIe 4.0 hat die Bandbreite pro Lane von 1 GB/s (PCIe 3.0) auf insgesamt 2 GB/s verdoppelt. Beim bereits verabschiedeten PCIe 5.0 sind es 4 GB/s pro Lane.
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